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        首页 数字电路及逻辑实验指导书1

        数字电路及逻辑实验指导书1.doc

        数字电路及逻辑实验指导书1

        简介:本文档为《数字电路及逻辑实验指导书1doc》,可适用于初中教育领域

        数字电路及逻辑实验指导书(部分实验)计算机科学与技术学院实验教学中心洪国铭编写目录第一章实验?#25945;?#31616;介.LP逻辑设计实验?#25945;ǎ?#36923;辑门第二PLD开发软件MAXPLUSII的使用指导.基于MAXPLUSII的设计输入.基于MAXPLUSII的平面编辑.基于MAXPLUSII的模拟仿真.基于MAXPLUSII的编程下载第三章数字电路及逻辑实验.一位半加器设计.表决电路的设计.译码器的设计.数据比较器的设计.优先编码器的设计.同步计数器的设计.分频(除频)器的设计.移位寄存器的设计.数字显示电路的设计第一章实验?#25945;?#31616;介.LP逻辑设计实验?#25945;↙P逻辑设计实验?#25945;?#30001;CPLD晶片板、IO元件实验板、PC下载界面电路和电源四部分组成。、CPLD晶片板在CPLD晶片板上有一片AlteraK系列晶片AlteraEPFKTCCPLD,该晶片提供不?#29616;?#26032;下载新电路的弹性与便利。、IO元件实验板在IO元件实验板上有种IO元件:组红绿黄LED个共阴极七段显示器一个蜂鸣器两个电子骰子一个时序电路组位开关个脉冲按键一个x键盘一块x点矩阵LED显示器一个液晶显示器AD与DA电路组件单片机模组。这些IO元件提供了调试逻辑电路必要的环?#22330;?#20026;了便于实验给出LP的部分IO元件的脚位:组红绿黄LED代号LLLLLLLL装置红LED黄LED绿LED红LED黄LED绿LED红LED黄LED脚位PinPinPinPinPinPinPinPin代号LLLLLEDCOM装置绿LED红LED黄LED绿LEDLEDLED的共阴点脚位PinPinPinPinPin个共阴极七段显示器代号abcdefgdp脚位PinPinPinPinPinPinPinPin代号DEDEDE脚位PinPinPinDE、DE、DE为译码器(LS)的输入端译码器(LS)输出端YY为CCCC分别为个显示器阴极共点端。x键盘代号DEDEDERKRKRK脚位PinPinPinPinPinPinRKRKRK为键盘列输出。DE、DE、DE为译码器(LS)的输入端译码器(LS)输出端YY为CCCC分别为键盘的扫描输出。组位开关代号SwSwSwSwSwSwSwSw脚位PinPinPinPinPinPinPinPin代号SwSwSwSwSwSwSwSw脚位PinPinPinPinPinPinPinPin代号SwSwSwSwSwSwSwSw脚位PinPinPinPinPinPinPinPin蜂鸣器代号Sp脚位Pin时序电路代号SOC脚位Pin(MHZ)、PC下载界面电路PC与LP的通信电路。.逻辑门为了便于在图形方式下选取逻辑器件和在文本方式下使用门原语设计逻辑电路下面给出部分逻辑门符号以供使用。()图形方式逻辑门名称and两输入端与门andii输入端与门or两输入端或门(i=)nand两输入端与非门nor两输入端或非门not非门xor异或门xnor同或门tri三态门()门原语设计使用逻辑符号and与如:一位半加器nand与非modulefadd(s,c,a,b)端口列表or或inputa,b输入nor或非outputs,c输出not非xor(s,a,b)s=a异或bxor异或and(c,a,b)c=a与bxnor同或andmodule第二PLD开发软件MAXPLUSII的使用指导.基于MAXPLUSII的设计输入、点击桌面图标MaxplusII或开始菜单程序的MaxplusII程序项。、电路输入(图形方式)()新建工程:File>Project>Name>输入工程名>ok。()新建文件:File>New>选择GraphicEditorFile>ok。()保存文件名:File>SaveAs>ok,出现图形编辑窗口。()电路输入:在画面上点击鼠标右键>Entersymbol>输入电路符号>ok。()电路连接:使用窗口左侧的绘图工具连接电路。()管角命名:鼠标移动到管角名称处>点击鼠标右键>Editpinname>输入管角名>ok。()存储检查:File>Projiect>Savecheck。如果?#20889;?#25353;、、步修改。、文本输入(文本方式)()新建工程:File>Project>Name>输入工程名>ok。()新建文件:File>New>选择TextEditorFile>ok>输入文名。()保存文件名:File>SaveAs>将文件的扩展名dtf改成v或vhd。VerilogHDL文本用v>okVHDL文本用vhd>ok,出现文本编辑窗口。()入文本文件。()存储检查:File>Projiect>Savecheck。如果?#20889;?#20462;改文本文件。.基于MAXPLUSII的平面编辑、设备选择:Asign>devicefamily>flexkDevices:EPFktc、平面规划:MaxplusII>Floorplaneditor>(将右上角框内的信号管角?#31995;较路?#30340;窗口芯片的对应管角上)。如未出现上述窗口操作:layout,将labview改选为CurrentAssignmentFloorplan。、平面编译:MaxplusII>Compiler>Stsrt。.基于MAXPLUSII的模拟仿真()选择波形文件:File>New>waveformEditorfile>ok。()选择仿真节点:Node>EnterNodesformSNF>List>=>>ok。()设置波形或数据:利用窗口左侧图标进行设置。()存储波形文件:File>SaveAs>ok。()波?#25991;?#25311;仿真:Maxplus>Simulator>Start。.基于MAXPLUSII的编程下载()编程下载:MaxplusII>Programmer>Configure(hardtype:ByteBlasterMV)。()功能调试:在LPCPLD数字实验?#25945;?#19978;验证电路功能。第三章数字电路及逻辑实验逻辑电路根据输出信号对输入信号响应的不同分为两类:组合逻辑电路(简称组合电路)与时序逻辑电路(简称时序电路)。在组合逻辑电路中电路在任一时刻的输出信号仅仅决定于该时刻的输入信号而与电路的原有的输出状态无关。从电路的结构上看组合逻辑电路的输出端和输入端之间没有反馈回路。在时序逻辑电路中任?#38382;?#21051;电路的输出不仅取决于该时刻的输入信号也取决于电路过去的输入。一般?#27492;?#23427;是由组合逻辑电路和存储电路两部分组成并形成反馈回路。.一位半加器的设计..实验内容试设计两个一位二进制变量a、b相加输出本位和s及进位c的逻辑电路。..设计方法、利用真?#24403;?#27861;写出最简与或逻辑表达式输入变量ab输出变量scs=a’bab’=a⊕bc=ab逻辑符号名:xor异或门and两输入与门。、根据最简逻辑表达式用MAXPLUSII图?#38382;?#20837;法画出逻辑电路、存储检查、平面编辑及下载调试、用VerilogHDL连续赋值语句assign描述modulefadd(a,b,s,c,ledcom)inputa,boutputs,c,ledcomwirea,b,s,cassignledccom=assigns=!ab||a!bassignc=abendmodule、用VerilogHDL门原语设计上述逻辑功能(考核点).表决电路的设计实验目的掌握组合电路最基本的设计过程(命题真植表逻辑表达式逻辑电路)本节重点是了解LP逻辑实验?#25945;ā?#23398;习EDA设计软件之一MAXPLUSⅡ为后继实验项目的设计、仿真、下载调试及深入学?#25353;?#19979;基础。实验内容试设计三变量表决电路当输入端a、b、c三变量中多数为‘’时电路输出f=‘’否则f=‘’。设计方法、建立真植表利用公式法或卡诺图法写出最简与或逻辑表达?#20581;(a,b,c)=Σm(,,,)=bcacab逻辑符号名:and两输入与门or三输入或门。、根据最简逻辑表达式用MAXPLUSII图?#38382;?#20837;法画出逻辑电路。、存储检查、平面编辑及下载调试、用VerilogHDL门原语描述modulebiaojue(a,b,c,f,ledcom)inputa,b,coutputf,ledcomassignledcom=and(f,a,b)and(f,a,c)and(f,b,c)or(f,f,f,f)endmodule、试用VerilogHDL连续赋值语句assign描述上述逻辑功能(考核点)。.译码器的设计..概念译码器是一种多输出组合逻辑部件它能将n个输入变量变换成的n次方个输出函数并且每个输出函数对应于n个输入变量的一个最小项。..设计内容试设计一个具有使能端的:译码器要求使能输入端g=时?#24066;?#23545;输入的二进制代码进行译码对应的输出端输出其它输出端输出均为。当使能输入端g=时禁止对输入的二进制代码进行译码译码器的输出y、y、y、y均为。..设计方法、建立真植表利用公式法或卡诺图法写出最简与或许逻辑表达式使能控制G输入端AA输出端YYYYXXy’=g’a’a’y’=g’a’ay’=g’aa’y’=g’aay=(g’a’a’)’y=(g’a’a)’y=(g’aa’)’y=(g’aa)’逻辑符号名:nand三输入与非门not非门。、根据最简逻辑表达式用MAXPLUSII图?#38382;?#20837;法画出逻辑电路、存储检查、平面编辑及下载调试、用三目条件运算符描述moduledecoder(g,a,a,y,y,y,y,ledcom)inputa,a,goutputy,y,y,youtputledcomassignledcom=assigny=(!g!a!a):信号=条件?表达式:表达式assigny=(!g!aa):assigny=(!ga!a):assigny=(!gaa):endmodule、试用VerilogHDLcase语句描述上述逻辑功能(考核点).数据比较器的设计..概念在数字系统中经常需要比较两个数的大小用来完成两个数码比较的数字逻辑电路称为数据比较器。..内容试设计一个两位数据比较器当aa>bb时g=,当aa<bb时s=当aa=bb时e=。..设计方法、建立功能表利用公式法或卡诺图法写出逻辑表达式比较输入abab比较输出gsea>bXa<bXa=ba>ba=ba<ba=ba=b注:X表示?#25105;?#26893;g=ab’(aba’b’)ab’=ab’(a☉b)ab’s=a’b(aba’b’)a’b=a’b(a☉b)a’be=(aba’b’)(aba’b’)=(a☉b)(a☉b)符号名:xnor同或门xor异或门and与门or或门not非门。、根据最简逻辑表达式用MAXPLUSII图?#38382;?#20837;法画出逻辑电路、存储检查、平面编辑及下载调试通过上面设计可以看出比较器电路是?#32454;?#26434;的当两个数的位数越大电路就越发复杂。因此用硬件描述语言设计比较器就越发显示出优势。、用VeriHDLifelse条件语句描述modulecomp(a,b,g,s,e,ledcom)input:a,boutputg,s,eoutputledcomregg,s,eassignledcom=always(aorb)beginif(a>b)beging=s=e=endelseif(a<b)begins=g=e=endelsebegine=g=s=endendendmodule、试用VerillogHDL三目条件运算符描述(考核点).优先编码器..概念在数字系统中要对所处理的信息或数据赋予二进制代码称为编码。用来完成编码工作的数字电路称为编码器。前述的译码器实现的是“多对一”译码而编码器则实现“一对多”译码。优先编码器?#24066;?#22810;个输入信号同时有效当多个输入信号同时有效时优先编码器只对其中优先级别最高的输入信号编码。级别?#31995;?#36755;入信号不予理睬。..设计内容设计一个二进制优先编码器输入信号为i、i、i、i(i优先级别最高)输出端q、q输出的编码为输入信号角标的反码(例如i=时其它?#25105;鈗q=)。要求当编码控制信号st=(禁止编码)时qq=、测试端ys=。当st=(?#24066;?#32534;码)时i、i、i、i无有效信号输入(低电平有效)qq=、测试端ys=否则qq输出对应输入信号角标的反码ys=。ys=表示qq编码是有效的编码。..设计方法、建立功能表利用公式法或卡诺图法写出逻辑表达式编码控制st输入信号iiii输出编码qq测试端ysxxxxxxxxxxq=stst’(iiiiiii’iiii’)=stii利用公式abac=a(bc)aa’b=abq=stst’(iiiiii’iiii’)=stiiii’a’b’c’=(abc)’ys=st’(i’ii’iii’iiii’)=st’(i’i’i’i’)=st’(iiii)’、根据最简逻辑表达式用MAXPLUSII图?#38382;?#20837;法画出逻辑电路、存储检查、平面编辑、波形仿真及下载调试、试用VerilogHDLcase语句描述()moduleencoder(st,i,i,i,i,q,q,ys,ledcom)inputstinputi,i,i,ioutputysoutputq,qoutputledcomregq,q,ysassignledcom=always(st)beginif(st){q,q,ys}='belsecase({i,i,i,i})'b:{q,q,ys}='b'b:{q,q,ys}='b'b:{q,q,ys}='b'b:{q,q,ys}='b'b:{q,q,ys}='b'b:{q,q,ys}='b'b:{q,q,ys}='b'b:{q,q,ys}='b'b:{q,q,ys}='b'b:{q,q,ys}='b'b:{q,q,ys}='b'b:{q,q,ys}='b'b:{q,q,ys}='b'b:{q,q,ys}='b'b:{q,q,ys}='bdefault:{q,q,ys}='bendcaseendendmodule试用VerilogHDLifelseifelseif语句描述()moduleencoder(st,i,i,i,i,q,q,ys,ledcom)inputstinputi,i,i,ioutputysoutputq,qoutputledcomregq,q,ysassignledcom=always(ioriorioriorst)beginif(st){q,q,ys}=’belseif(!i){q,q,ys}='belseif(!i){q,q,ys}='belseif(!i){q,q,ys}='belseif(!i){q,q,ys}='belse{q,q,ys}='bendendmodule.同步计数器的设计..概念计数器的功能是?#19988;?#33033;冲的个数它所?#19988;?#33033;冲的最大数目称为该计数器的模。计数器可分为同步计数器(又称并行计数器)和异步计数器(又称串行计数器)。构成计数器的核心元件是触发器。同步计数器特点是各触发器的CP端连在一起既受同一个脉冲信号控制。..设计内容及方法试设计一个三位二进制加同步计数器(模=)其步骤如下:、根据逻辑要求写出计数器的状态转移表计数脉冲cp触发器现态qqq触发器次态qqq输出z、根据状态转移表写出输出方程和激励方程dz=qqqd=∑m(,,,)=q’qqqq’qq’d=∑m(,,,)=q⊕qd=∑m(,,,)=q’、在MAXPLUSII图形编辑窗口调出正边沿触发的双D触发器元件及所需的逻辑门然后根据输出方程和激励方程连接电路检查与编辑、平面配置、编辑、波形仿真或下载调试z()q()q()q()reset()cp()ledcom()、VerlogHDL描述()VerlogHDL描述()moduleconter(cp,reset,q,z,ledcom)moduleconter(cp,reset,q,z,ledcom)inputcp,resetinputcp,resetoutput:qoutput:qoutputz,ledcomoutputz,ledcomreg:qreg:qregzregzassignledcom=assignledcom=always(posedgecp)always(posedgecpornegedgereset)beginbeginif(!reset)if(!reset)beginq<=z<=endbeginq<=z<=endelseelsebeginbeginif(q!='b)if(q!='b)beginq<=qz<=endbeginq<=qz<=endelseelsebeginq<=z<=endbeginq<=z<=endendendendendendmoduleendmodule、试用VerlogHDL语言设计四位可逆计数器当load=时将d数据加载到可逆计数器load=时控制信号as=进行加计数当as=进行减计数当as=或停止计数。.分频器(除频器)的设计在数字系统中常需要各种不同的时钟频率从HZ、KHZ到MHZ。而各?#21046;德实?#20135;生一般依赖主频率(例如石英振荡器产生的频率)分?#26723;玫健?#20998;频器是计数器应用只一。..实验内容利用例化器件试设计一个分频器(对主频?#39135;#?#35774;计方法写出分频器(对主频?#39135;?#29366;态转移表主频clk触发器现态qqq触发器次态qqq分频输出f、根据状态转移表写出输出方程和激励方程并化简(包含无关项)f=∑m(,)=q’q’d=∑m()∑Φ(,,)=qqd=∑m(,)∑Φ(,,)=q’qqq’=(q⊕q)d=∑m(,)=q’q’、启动MAXPLUS设计软件调出例化器件及所需逻辑门根据输出方程和激励方程连接电路。存储检查、编辑、波形仿真。EMBEDPBrushclk=T=s=khzf=clk=khz、硬件语言描述用VerlogHDL描述(占空比可设置的除分频器)modulediv(clk,reset,f)inputclk,resetoutputfregq,q,qfalways(posedgeclk)beginif(!reset)begin{q,q,q}<=f<=endelsebegincase({q,q,q}):begin{q,q,q}<=f<=end:begin{q,q,q}<=f<=end:begin{q,q,q}<=f<=end:begin{q,q,q}<=f<=end:begin{q,q,q}<=f<=enddefault:begin{q,q,q}<=f<=endendcaseendendendmodule用VerlogHDL描述(*N的分频器)moduledivfx(clk,reset,fx,ledcom)inputclk,resetoutputfx,ledcomreg:nregfxassignledcom=always(posedgeclk)beginif(!reset)beginn<=fx<=endelseif(n==)(n==N)N为整数beginfx<=!fxn<=endelsebeginn<=nendendendmodule、试用VerlogHDL设计能对主频进?#23567;ⅰⅰ?#20998;?#26723;?#26102;序电路。(考核点).移位寄存器..概念在时?#26377;?#21495;控制下将所寄存的数据向左或向右移位的寄存器称为移位寄存器。..设计内容试设计一个四位同步并入串出的右移寄存器。要求当加载控制信号load高电平时在时钟情clk作用下将输入四位二进制数据xxxx加载到移位寄存器qqqq中当load低电平时在时钟clk作用下将四位移位寄存器中的数据向右移位一位既qqqqso。..设计、右移操作状态转移表时钟clk载信号load现态qqqq次态qqqq输出soxxxxd(so)=load’∑m(,,,,,,,)=load’qd=load’∑m(,,,,,,,)=load’qd=load’∑m(,,,,,,,)=load’qd=load’∑m(,,,,,,,,)=load’qd=、加载操作d=loadxd=loadxd=loadxd=loadx综合和?#36739;?#25805;作的逻辑表达式得到激励涵数如下d=loadxload’qd=loadxload’qd=loadxload’qd=loadxd(so)=load’q、实验电路根据激励涵数画出电路如下:、启动MAXPLUS设计软件调出例化器件及所需逻辑门根据输出方程和激励方程连接电路。存储检查、编辑、波形仿真。、用VerilogHDL描述modulePISO(clk,load,x,x,x,x,q,q,q,q,so,ledcom)inputclk,load,x,x,x,x()()()()()()outputq,q,q,q,so,ledcomregq,q,q,q,so()()()()()assignledcom=()always(posedgeclk)beginif(load){q,q,q,q}<={x,x,x,x}{}为拼接符既将{}内独立的二else进制位拼接到一起。begin{q,q,q,q,so}<={q,q,q,q,so}>>endendendmodule、在附加sel选择控制信号?#30446;?#21046;下试用VerilogHDL设计四位可左右移的移位寄存器在load=加载数据load=时移位操作:sel=左移左移时寄存器的高位送sosel=时右移右移时寄存器的低位送sosel=或时暂停。.数码管显示实验(综?#38386;?#23454;验)该实验涵盖了组合逻辑、同步实序和异步实序因此?#20146;酆闲災实?#23454;验。..设计内容利用VerilogHDL硬件描述语言设计一个将开关SW上的BCD数据在数码管上循环移位显示?#30446;?#21046;器将其嵌入实验平的台电路中实现循环移位显示控制。要求控制端pause高电平时循环移位显示(移位时间控制在s)pause低电平时暂停循环移位显示。..设计、?#25945;?#26174;示模块原理图、引脚及功能d、d、d、d:为开关swsw输入的BCD数。a、b、c、d、e、f、g:对应BCD数的七?#28201;?#36755;出。de、de、de:数码管位选代码输出。pause:为开关sw输入的移位暂停控制信号。根据题意要求设计的逻辑控制模块应具有以下功能:()、移位定时控制(利用计数器对主?#23548;?#25968;实现时间定时)。()、键盘BCD码转换成对应的七段?#28201;耄―P不用)。()、位选择控制(修改de、de、de的输出编码实现)。()、移位与暂停控制(利用pause控制信号的状态实现)。、VerilogHDL硬件描述语言程序moduleled(clk,pause,d,d,d,d,a,b,c,d,e,f,g,de,de,de)inputclk,pause,d,d,d,doutputa,b,c,d,e,f,goutputde,de,dereg:numrega,b,c,d,e,f,g,de,de,deregtsalways(posedgeclk)产生定时脉冲既ts(周期)=秒。begin用于移位定时控制if(num==)begints<=!tsnum<=endelsebeginnum<=numcase({d,d,d,d})将BCD数转换成七段?#28201;?{a,b,c,d,e,f,g}<=’b:{a,b,c,d,e,f,g}<=’b:{a,b,c,d,e,f,g}<=’b:{a,b,c,d,e,f,g}<=’b:{a,b,c,d,e,f,g}<=’b:{a,b,c,d,e,f,g}<=’b:{a,b,c,d,e,f,g}<=’b:{a,b,c,d,e,f,g}<=’b:{a,b,c,d,e,f,g}<=’b:{a,b,c,d,e,f,g}<=’bdefault:{a,b,c,d,e,f,g}<=’b非BCDendcase不显示endendalways(posedgets)beginif(!pause){de,de,de}<={de,de,de}pause低电平暂停移位控制elseif({de,de,de}>=’b)位选择控制{de,de,de}<=’belse{de,de,de}<={de,de,de}修改位选择码end指向下一数码管。endmodule

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